En QEMU-patch från en AMD-ingenjör bekräftar detaljerna kring Zen 6 Epyc-Venice-processorn, inklusive en korrigering av en säkerhetsbrist som funnits länge

AMD:s mjukvaruingenjör Ben Cheatham har skickat in en serie med fyra patchar till QEMU:s utvecklingsmailinglista som lägger till en officiell ”Epyc-Venice”-CPU-modell till projektets x86-emuleringskod. Patchen, daterad den 30 juni 2026, ger den första inblicken i källkoden av CPUID-funktionsuppsättningen och cachehierarkin för AMD:s kommande Zen 6 Epyc-serverprocessorer, kända under kodnamnet Venice. En separat lscpu-utdata som skickats in till OpenBenchmarking från ett verkligt Epyc-Venice-utvecklingsprov bekräftar patchens specifikationer på den faktiska kiselkretsen.

Den nya modellen definieras med familj 26, modell 80, steg 0, och identifierar sig gentemot gästoperativsystem som ”AMD EPYC-Venice Processor”. Den bygger vidare på funktionsgrunden hos den befintliga Epyc-Turin-modellen (Zen 5) och tillför flera nya utökningar av instruktionsuppsättningen: AVX512 FP16, AVX-IFMA, AVX-NE-CONVERT, AVX-VNNI-INT8 samt en ny AVX512 Bit Matrix Multiply (BMM)-instruktion som introducerades tidigare i samma patchserie. Modellen stöder även CET Shadow Stack, TSC_ADJUST och en ny funktion för att minska risken vid spekulativ exekvering som kallas Enhanced Return Address Prediction Security (ERAPS).

Det är värt att notera att patchen sätter flaggan SRSO_NO, vilket indikerar att kärnan inte är sårbar för ”Speculative Return Stack Overflow” – en sårbarhet i spekulativ exekvering som har drabbat tidigare generationer av Zen-processorer. Utmatningen från OpenBenchmarkings lscpu-verktyg bekräftar detta oberoende på verklig hårdvara genom att ange ”Spec rstack overflow: Not affected.” SRSO utnyttjar CPU:ns returadressprediktor och lurar den att spekulativt köra kod på en adress som angriparen valt innan den felaktiga förutsägelsen upptäcks; AMD:s tidigare Zen-chip förlitade sig på mjukvarubaserade skyddsåtgärder, såsom att rensa tillståndet för grenprediktion vid kontextbyten, vilket medför en prestandaförlust. En korrigering på hårdvarunivå innebär att Venice-kärnorna stänger denna attackväg direkt i kisel istället för genom programvaruuppdateringar, vilket minskar overheaden. Denna hårdvarubaserade åtgärd kombineras med ERAPS, en ny mekanism som verkar hantera hur mycket returadresshistorik förutsägaren spårar per gäst, baserat på parametern RAPSIZE som diskuteras i samma serie av patchar.

(Det är värt att notera att de flesta Intel-processorer från det senaste decenniet har i grunden liknande sårbarheter som utnyttjar hårdvarubaserad förgrensningsförutsägelse, och att patchar för dessa medför prestandaförluster för användarna.)

Cachekonfigurationen som anges i patchen visar en L1-datacache på 48 KB med 12-vägs delning och en L1-instruktionscache på 32 KB med 8-vägs delning per kärna, vilket är oförändrat jämfört med Zen 5 Turin-generationen. L2-cachen anges till 1 MB per kärna, 16-vägs och inkluderande, vilket också stämmer överens med Turin. L3-cachen anges till 64 MB, 16-vägs, delad på die-nivå. OpenBenchmarking-exemplet stämmer också överens med detta.

Även om ingen av källorna anger något om minnesstöd eller prissättning har AMD:s teknikchef Mark Papermaster separat bekräftat att Epyc Venice kommer att presenteras officiellt vid AMD:s evenemang ”Advancing AI” i San Francisco den 22–23 juli, vilket innebär att fullständiga specifikationer, priser och information om tillgänglighet förväntas inom några dagar.